TSMC的2NM缺陷率优于3nm和5nm

作者: 365bet网页版   点击次数:    发布时间: 2025-04-28 12:47

根据4月26日的新闻，在最近举行的北美技术论坛上，TSMC首次以与N2流程（2NM流程）相关的缺陷率（D0）披露了信息。与过去的7nm，5nm和3nm的过程相比，N2过程在控制速率控制方面的性能更好。尽管TSMC并未揭示特定的缺陷率数据，但它显示了随着时间的推移，不同过程过程的缺陷率的趋势。 N2是第一个引入GAFET以完全包围晶体管技术的TSMC过程。这是群众制作的四分之一，预计将在今年年底之前实现。从测试的情况下，过去两个月中N2过程的缺陷率与N5/N4过程同时相当，并且比N7/N6和N3/N3P的过程要好得多。在从测试到批量生产的六个月时间内，N7/N6过程的全面缺陷率相对较高，而则相对较高N3/N3P工艺在质量制造中保持低水平。 N5/N4过程的执行效果更好，并且其缺陷率在测试阶段显着低。如果N2可以继续进行N5/N4的改进，其未来发展将是期望的价值。此外，TSMC还强调，如果缺乏流程的速率不仅可以随着设计和技术本身而迅速降低，而且与制造的芯片数量和劳动力的大小密切相关。制造的数量越大，劳动力越大，找到潜在问题并改善这些问题就越容易。当前，N2过程中的芯片数量已大大增加，这是它可以快速降低缺陷率的重要原因之一。